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关于用于RF收发器的简单基带处理器性能分析51

发表时间:2019-11-09

  系统是一项跨学科设计挑战,模拟RF前端是其中最关键的部分。然而,AD9361等集成,进行基带处理。基带处理器(BBP)允许在终端应用和收发器设备之间的数字域中处理用户数据。此外,使用Simulink等系统建模工具可以轻松完成基带处理器设计。然而,新手用户可能会发现难以理解和解决这个通信系统难题。本文尝试为无线传输通信系统设计和实施简单的RF基带处理器。设计使用AD9361 FPGA参考设计框架,在AD-FMCOMMS2-EBZ和Xilinx ZC706平台上实施。

  本文第一部分详细描述该基带处理器的一般设计原则。该部分主要是BBP的理论介绍。在第二部分,使用ADI公司的AD9361FPGA参考设计讨论BBP的实际硬件实施。值得注意的是,主要设计目标是使设计尽可能简单,并在实验室环境中演示快速无线数据传输。在使用和干扰RF频谱时,须考虑到法规及其他影响。

  典型的RF系统如图1所示,直接RF系统除外。该图1仅显示了单个数据路径,反方向是该数据路径的镜像图像。本文中提出的相关基带处理器允许对数据进行处理,以使其在两个RF系统之间进行无线传输。下文讨论了基本设计要求。

  注意,载波相互独立且彼此不同步。因此,发射和接收载波之间存在相位和频率偏移。这将对接收器的解调产生不利影响。一个重要问题是信号反转,正交信号可能会反转其作用,因为偏移会定期合并和漂离。克服这种不确定性的简单方法是在两个正交信号上重复相同数据。

  大多数情况下,与BBP连接的RF前端接口是DACADC。这些是模拟信号的数字接口。因此,不能简单地将数据发送到DAC输入,并预计在ADC输出端获得相同数据。数据以串行形式发射,将单个位数据映射到DAC的全部分辨率。同样,数据以串行形式接收,从ADC的全部分辨率解映射。这提供了充足的冗余。如果这些是16位转换器,则接收器将从可能的65536数据集中决定1或0。仅这一点,便可以显著简化解码。

  RF前端设备(如AD9361)是I/Q收发器。如果输入是正交信号,这些设备最有效。这些设备通常沿两个数据路径进行内部I/Q匹配和校正,以抵消二者之间的任何差异。规则是,实部(I)信号是余弦函数,虚部(Q)信号是正弦函数。

  可以部署信号幅度、频率或相位调制的所有常见方法。检测相位差异相对来说更加简单。由于数据以串行形式传输,因此必然会选择二进制相移键控(BPSK)。

  数据需要时序信息,位间隔。可能的最大位间隔是采样周期。为了使接收器保持简单,需要足够的时间来解码信号并做出决定。最简单的时序恢复方法是零交越和峰值检测。在这种情况下,峰值将不一致。因此,选择零交越进行位间隔检测和跟踪。两种系统之间也存在载波差异。在某些情况下,在用户数据的任意端,样本可能模糊不清。为每半个正弦信号留出4个样本,位间隔设置为8个样本。因此,有效的传输速率是采样频率除以8。

  时序和相对相位恢复以信号的零交越为基础。因此,单个信号需要不含任何直流成分。此外,要求信号每隔一个位间隔允许至少一个零交越。正弦信号兼具两者的属性,并且非常符合上述BPSK调制方案要求。

  用户数据是任意的很可能是一长串1或0。数据需要加扰,以便在接收器端恢复时序和相位,从而更高效地跟踪信号。

  由于系统彼此不同步,因此接收器的信号会存在幅度、频率和相位误差。解调信号是发射信号相对于本地载波发生相位变化的信号。载波可能会跟踪一段时间,选取数据,然后再跟踪。因此,设计需要做好部分数据丢失的准备。为此,数据以数据包的形式传输。可重复传输多个数据包,而非整个数据。

  数据包携带循环冗余校验(CRC)码,因此如果存在不匹配,则允许接收器丢包,并请求再次发送。

  数据包表头携带前同步码,用于将其从接收到的数据流中划分出来。此外,接收器使用该前同步码复位信号的时序和相位信息,以解调数据包数据。

  接收器也支持统计计数器,如接收到的、丢弃的或校正的数据包数量。这些计数器用于衡量和监控性能指标,包括误码率和有效数据速率。

  总而言之,数据作为数据包以串行形式发送和接收。数据包携带前同步码和CRC。数据在收发器设备前的中间正交信号上经过BPSK调制和解调。因此,中间信号频率和数据的位速率是采样速率的八分之一。基带处理器模块及上述设计细节如图2和3所示。

  发送器读取数据字节(字符宽度),并将其转换为带有表头或前同步码的数据包。将CRC添加到数据包末端。然后,对数据包数据进行加扰和串行处理。在连接到收发器之前,单个位数据相位调制余弦(I)和正弦(Q)函数。

  在接收方向,离线模块恢复并跟踪时序间隔和调制信号的相对相位。该信息用于从输入的ADC样本中恢复串行数据。然后组装到数据包,并进行解扰。在数据包结束时,比较CRC,如果不匹配,则丢弃数据包。如果CRC匹配,数据传递给终端用户。

  BBP设计在硬件中实施和测试。硬件是两个评估板的组合:具有Zynq FPGA设备的Xilinx ZC706评估板,以及具有AD9361收发器的AD-FMCOMMS3-EBZ评估板。ADI提供支持该硬件的完整参考设计。该开源设计在主要工具版本中免费提供,可获得完全支持和更新。硬件详细信息参见下列URL:

  ADI参考设计是支持Linux框架的嵌入式系统。包含围绕ARM处理器的各种外设。AD9361设备连接到axi_AD9361 IP外设。它在RF设备和系统存储器之间传输原始采样数据。外设和设备通过Linux内核驱动程序进行初始化和控制。BBP则作为连接到axi_AD9361的另一个IP外设。出于历史原因,BBP IP命名为axi_xcomm2ip。Linux中的用户空间应用程序用于在系统之间控制、发送和接收数据。

  在ADI参考设计中,在发送方向,axi_AD9361 IP连接到解包模块(util_upack),在接收方向,连接到打包模块(util_cpack)。在发送方向,BBP数据插入解包模块和AD9361内核之间。为了使其不影响默认数据路径,BBP支持可选的数据路径多路复用器,以选择解包数据源或BBP数据源。BBP允许参考设计数据路径作为默认路径,并仅在启用时选择BBP数据源。在接收方向,BBP仅连接到AD9361内核。参考设计数据路径不受影响。这允许框架不受妨碍地引导和设置系统。在系统设置后,启用BBP,可通过覆盖默认数据路径来进行数据传输。以ADI参考设计实施的BBP的框图如图4所示。

  本文中讨论的设计、初始化和数据传输使用一对这种硬件。设置仅需一对HDMI监视器、键盘和鼠标及天线。系统彼此完全不同步,但需要相同设置。在每个方向,数据在不同载波上传输。设备1的发射载波频率和设备2的接收载波频率相同,但在另一个方向上不同。然而,如果回送中使用单个设备,发射和接收载波必须具有相同的频率。BBP的HDL设计采用ADI库模块。

  AXI-Lite接口用于通过处理器控制和监控BBP。使用ADI公共库(hdl/library/common/up_axi.v)中的up_axi模块,可以轻松推断该接口模块。该模块将AXI-Lite接口转换为简单内存,如读取和写入总线。和任何其他ADI IP一样,添加内部寄存器和内存。寄存器映射如表1所示。

  模块在二者之间执行地址转换。AXI接口使用字节地址,但内部总线使用DWORD地址。结果是,up_axi模块丢弃AXI地址的两个最低有效位,以生成内部DWORD地址。

  相同地址转换也适用于读取。读取数据仅在请求时驱动,否则设置为零。这是因为up_axi模块将单个读取数据从各个地址组传递到OR门。因此,未选择的地址组需要驱动读取数据零。

  如上方寄存器映射表中所列,BBP有三个地址空间。常见寄存器空间映射至0x000、发送(DAC)映射至0x800 (0x200),接收(ADC)映射至0xC00 (0x300)。软件(Linux用户空间应用程序)应当将发送数据包数据写入缓冲器,并从另一个缓冲器中读取接收到的数据包数据。数据包大小选择为32字节,带有3字节前同步码和1字节CRC。

  对于接收和发送方向的两个通道,AD9361接口内核包含两对16位I/Q数据。内核按照与AD9361数字接口相同的时钟运行。在2R2T模式下,这是采样速率的4倍。在1R1T模式下,这是采样速率的2倍。有效数据速率由有效信号控制。因此在2R2T模式下,每4个时钟置位一次有效。在1R1T模式下,每2个时钟置位一次有效。BBP旨在支持2R2T和1R1T模式。它使用单个发送和接收通道。内部逻辑在2R2T和1R1T模式下以采样速率运行。然后,BBP在其时钟频率下,通过接口内核传输数据。这样是为了在BBP内演示时钟转换。在许多情况下,用户可能希望无论收发器的接口速率如何,都能在采样速率下运行BBP逻辑。

  使用Xilinx基元BUFR和BUFG,生成采样频率内部时钟。BUFR是分压器,BUFG是高扇出时钟缓冲器。为此,也可以使用MMCM。如下所示,生成内部时钟。

  使用BUFR和BUFG可确保时钟频率锁定,但会影响相位确定性。最大相位不确定性是单个接口时钟周期。通过带有同步信号的四级寄存器阵列,可以轻松补偿该不确定性。然而,设计采用了双端口RAM模块来实现数据传输。这也是为了展示常见信号处理要求的应用实例。使用ADI库内存模块(ad_mem)可以推断出双端口RAM元件。

  在发送方向,处理器将数据包数据写入缓冲器(参见上方寄存器映射表)。然后,请求硬件发送该数据包。BBP将数据包连续发送给设备。在数据包开始时,检查是否有任何请求。如果没有待处理的请求,则发送空闲数据包。如果有请求等待处理,读取并发送数据包缓冲器。

  发送逻辑使用自由运行位计数器,按照位宽运行。当位计数器为0x0时,更新缓冲器读取地址。由于在数据包传输期间可能会随时出现处理器请求,因此在数据包传输开始时会立即捕获并清零。在数据包传输开始时,如果请求等待处理,则应答回至处理器接口。利用请求在缓冲器数据或空闲数据之间进行选择。

  数据包数据的前两个字节设置为0xfff0。第三个字节用于表示空闲(0xc5)或数据(0xa6)数据包。CRC字节作为数据包的最后一个字节插入。CRC多项式为x8 + x2 + x + 1。除表头外的所有字节已加扰。加扰多项式与SONET/SDH (x7 + x6 + 1)相同。

  余弦和正弦查找表用于生成调制载波。在8个样本中,位间隔等于完整的信号周期(0至2)。位数据用于反转信号。然后,数据写入小缓冲器,并使用接口时钟,根据AD9361接口内核中的有效信号读取。

  在接收方向,针对表头模式0xfff0,监控I/Q数据。这种独特的模式在数据包传输中只出现一次。可以发送数据包数据,以使加扰器输出重复该模式。软件会限制并阻止该做法。12个连续位间隔的该系列同相数据序列用于通过时序恢复模块复位并跟踪接收器时序和相位。因此,将复位其时序计数器并将其相位值设置为0x1。该序列后的第一个反转被视为0x0。在此之后,时序恢复模块在整个数据包传输过程中保持其状态不变。

  数据恢复模块计算信号的平均值,并决定信号的当前相位。然后,与时序恢复模块跟踪的相对相位进行比较。如果发生冲突,根据过去的信号变化做决定。这是因为冲突通常是由相位切换引起的。

  然后,解调的位数据组装到字节,并进行解扰。如果传输缓冲器为空,则数据写入传输缓冲器。在数据包结束时验证CRC。如果匹配且传输缓冲器已写入,则通知处理器接口。软件应当监控该请求,如果已设置,通过读取其内容来清空缓冲器。然后,必须清除请求,以便继续进行数据包传输。

  本文介绍简单RF基带处理器的理论和实施详情。讨论了在ZC706和AD-FMCOMMS3-EBZ硬件上实现该设计的实际方案。快速演示和构建说明的完整设计文件参见 。此页面也详细介绍了HDL设计、软件、RF设置、性能和分析。

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  包含一个接收均衡器,支持多模光纤(MMF)上的电子色散补偿(EDC)。 电子色散补偿(EDC)均衡器设计适用于多模光纤(MMF)应用,符合IEEE标准,覆盖距离最远220米的OM1,OM2和OM3光纤。 BCM8706完全符合IEEE802.3aq标准。在增强型性能模式下,BCM8706能够支持高达300米的OM1,OM2和OM3光纤。板载微控制器实现MMF EDC DSP内核的控制算法。片上时钟合成由PMD和XAUI输出重定时器的高频,低抖动锁相环执行。通过直接同步到相应的输入数据流,在设备上执行单独的PMD和XAUI时钟恢复。参考时钟输入需要外部25 MHz或156.25 MHz振荡器。 功能 符合并超过IEEE 802.3ae和IEEE802.3aq行业标准 高性能模式支持300米MMF光纤。 MDIO接口符合IEEE 802.3ae第45条,扩展间接地址寄存器访问 单参考时钟输入,可使用低成本25 MHz晶振或156.25 MHz振荡器。 应用 上/下路复用器 EDGE和太比特路由器 li

  BCM8727 双通道10-GbE SFI-to-XAUI™带EDC的收发器

  双通道10-GbE SFI-to-XAUI集成了支持SFP +线卡应用的电子色散补偿(EDC)均衡器的收发器。 BCM8727是一款多速率PHY,适用于SMF,MMF或铜双轴应用,可连接限幅和线性基于SFP +和SFP模块。 BCM8727完全符合10-GbE IEEE 802.3aq标准,并支持1000BASE-X用于1-GbE操作。 BCM8727采用全DSP高速前端开发,为线卡设计人员提供最高性能和最大灵活性。片上微控制器实现DSP内核的控制算法。 特性 双通道SFI到XAUI收发器 集成微控制器具有宽动态范围的AGC 单参考时钟输入允许使用低成本156.25 MHz振荡器 支持低成本SFP +铜双轴达15米...

  BCM8725 双10千兆以太网XFI到XAUI和交易; LAN / WAN收发器

  以太网/光纤通道/ SONET LAN / WAN PHY,是一个完全集成的双通道串行化/反序列化(9.953 Gb / s / 10.3125 Gb / s / 10.5188 Gb / s )接口设备执行10 Gb串行以太网协调子层(RS)接口的扩展功能。 对于WAN应用,具有灵活时钟模式的WIS兼容成帧器允许传输WAN上的以太网流量。片上时钟合成由PMD和XAUI&trade的高频,低抖动锁相环执行;输出重定时器。通过直接与其各自的输入数据流同步,在设备上执行单独的PMD和XAUI时钟恢复。提供弹性缓冲区以允许PMD和XAUI接口在异步配置中操作。参考时钟输入仅需要外部155.52 MHz / 156.25 MHz / 159.38 MHz振荡器。 功能 两个完全独立的通道 引脚兼容BCM8724 符合或超过IEEE 802.3ae 支持XFP / XFI和SFP +接口...

  完全集成的双序列化/反序列化(10.3125 Gb / s)接口设备,为10千兆位串行以太网协调子层(RS)接口执行扩展功能。 XGXS,PCS和PMA功能包括8B / 10B编码,64B / 66B编码,SerDes,时钟倍增单元(CMU)以及时钟和数据恢复(CDR)。片上时钟合成由PMD和XAUI&trade的高频,低抖动锁相环执行;输出重定时器。通过直接与其各自的输入数据流同步,在设备上执行单独的PMD和XAUI时钟恢复。提供弹性缓冲区以允许XAUI和PMD接口在异步配置中运行。参考时钟输入仅需要外部156.25 MHz振荡器。 功能 双XFI至XAUI 10 GbE收发器 完全集成CMU,CDR,SerDes,限幅放大器和EyeOpener 符合或超过IEEE 802.3ae 支持XFP / XFI和SFP +接口...

  BCM54285 Octal-Port QSGMII铜缆/光纤千兆/ IEEE1588v2以太网收发器

  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器或8个QSGMII组成到光纤(100BASE-FX,1000BASE-X或SGMII-Slave)接口。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。在QSGMII到光纤模式下,PHY执行100BASE-FX,1000BASE-X和SGMII-Slave的所有物理层功能。有关文档和支持,请访问Broadcom社区 功能 QSGMII界面 支持符合IEEE 802.3标准的铜线BASE-T 支持这些光纤线BASE-FX,SGMII-Slave 符合IEEE 802.3az标准(能源高效以太网):支持本地EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC;模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54282 Octal-Port QSGMII铜缆千兆/ IEEE1588v2以太网收发器

  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器组成。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。 BCM54282旨在符合QSGMII行业标准。有关文档和支持,请访问Broadcom社区 功能 QSGMII界面 支持符合IEEE 802.3标准的铜线BASE-T IEEE 802.3az兼容(节能以太网):支持本机EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC;模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54240 四端口SGMII铜缆/光纤千兆/ IEEE1588v2以太网收发器

  完全集成的四千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器或四个SGMII到光纤( 100BASE-FX,1000BASE-X或SGMII-Slave接口。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。当处于SGMII到光纤模式时,PHY执行100BASEFX,1000BASE-X和SGMII-Slave的所有PHY功能。 功能 SGMII接口 支持符合IEEE 802.3标准的铜线BASE-T 支持以下光纤线BASE -FX,SGMII-Slave 集成双绞线az兼容(节能以太网):支持本机EEE MAC,支持不推荐用于新设计非EEE MAC使用AutogrEEEn®模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54280 八端口SGMII铜缆千兆/ IEEE1588v2以太网收发器

  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器组成。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。 BCM54280的设计符合SGMII行业标准。 功能 SGMII接口 支持符合IEEE 802.3标准的铜线BASE-T IEEE 802.3az兼容(节能以太网):支持本机EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC; mod SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  IP电话芯片使制造商能够构建具有硬件安全性和卓越语音质量的IP电话。 芯片也是集成了千兆以太网(10/100/1000 Mb / s)交换机和两个快速以太网(10/100 Mb / s)收发器,可以选择性地开发传统的快速以太网IP电话设计,而无需额外增加外部收发器的成本。通过添加外部千兆以太网收发器,制造商可以轻松升级其设计以创建千兆以太网IP电线是下一代芯片,集成硬件安全性,高级服务质量(QoS)技术和千兆以太网(GbE)交换机 基于具有增强DSP功能的RISC架构,为中端IP电话提供优化的性能水平 的BroadSAFE贸易;带有用于AES加密和SHA-1身份验证算法的硬件加速的安全模块 灵活的外设接口架构可以连接无线局域网,蓝牙和视频设备而无需胶合逻辑 应用程序 IP电话 VoIP住宅终端适配器 IP PBX系统...


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